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[Aug. 3, 2026] Weekly News

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1. 3D Memory
 
Samsung, SK hynix Reportedly Reconsider Hybrid Bonding Timeline; 16-High HBM4E May Be Earliest Adoption
 
삼성전자와 SK hynix는 HBM에 Hybrid Bonding을 적용하는 시점을 기존 예상보다 늦추는 방안을 검토하고 있다. HBM4의 패키지 두께 제한이 720 µm에서 775 µm로 완화되고 기존 TC Bonding 기술도 발전하면서, HBM4에서는 Hybrid Bonding의 필요성이 낮아졌다. 이에 따라 16-High HBM4E가 Hybrid Bonding의 최초 적용 시점이 될 가능성이 제기되고 있으며, 향후 HBM의 I/O 수와 적층 수가 증가할수록 Hybrid Bonding의 중요성이 다시 커질 것으로 전망된다.
 

https://www.trendforce.com/news/2026/07/07/news-samsung-sk-hynix-reportedly-reconsider-hybrid-bonding-timeline-16-high-hbm4e-may-be-earliest-adoption

 

 

 

2. 3D Logic
 

VLSI 2026: Intel 18A Platform Momentum From Devices To Routed Designs
 
Intel은 VLSI 2026에서 GAA 기반 RibbonFET과 Backside Power Delivery인 PowerVia를 결합한 Intel 18A 기술의 성능을 공개했다. Backside Power를 적용함으로써 Frontside의 배선 혼잡과 IR Drop을 줄였으며, Routed Block에서는 약 11%의 면적 감소와 최대 15%의 전력 감소 효과를 확인했다. 또한 Intel은 NMOS와 PMOS를 수직 적층한 45 nm Gate Pitch의 CFET 회로도 시연하며 18A 이후 차세대 3D Logic 기술 개발을 진행하고 있다.

 
 
3. 3D Packaging
 
Engineering Heterogeneity at Scale
 
AI 반도체의 복잡성이 증가하면서 하나의 대형 SoC를 만드는 방식에서 벗어나 Logic, Memory, Photonics 등 서로 다른 기능의 Die를 하나의 시스템으로 통합하는 Heterogeneous Integration이 중요해지고 있다. 특히 3D Integration과 Hybrid Bonding의 발전으로 적층된 Die 사이의 연결 밀도가 증가하고 데이터 이동에 필요한 에너지를 줄일 수 있게 되고 있다. 이에 따라 향후 반도체는 개별 Chip의 Scaling을 넘어 Chiplet과 3D 적층을 활용한 System-Level Scaling으로 발전할 것으로 전망된다.

 
 
 
4. 3D Power & Thermal
 

CEA-Leti Pushes Stacking Roadmap as AI Runs Into Memory and Power Limits

 

 

CEA-Leti는 AI 시스템의 Memory 및 Power 한계를 해결하기 위해 Memory와 Logic을 더욱 가깝게 적층하는 3D Integration이 필요하다고 강조했다. 그러나 3D 적층은 데이터 이동 거리를 줄이는 대신 단위 면적당 발열이 증가하는 Power Density 문제를 발생시키기 때문에 Cooling 기술을 함께 고려해야 한다. 또한 Backside Power Delivery를 넘어 향후에는 Point-of-Load Power Delivery, Integrated Passives 및 Power Management 기능을 연산 칩 가까이에 통합하는 방향으로 발전할 것으로 전망된다.

 

https://www.eetimes.com/cea-leti-pushes-stacking-roadmap-as-ai-runs-into-memory-and-power-limits

 
 
5. 3D Process & Metrology
 
Metrology Digs Deep To Produce Next-Generation 3D NAND
 
3D NAND의 적층 수와 Aspect Ratio가 증가하면서 깊은 Channel Hole 내부의 CD, Profile, Bowing 및 Etch 불량을 정확하게 측정하는 Metrology 기술이 중요해지고 있다. 기존 표면 측정만으로는 깊은 3D 구조를 분석하기 어렵기 때문에 IRCD, X-ray, High-Energy E-beam, FIB-SEM 등 다양한 측정 기술이 활용되고 있다. 특히 차세대 고단 3D NAND에서는 HAR Etch 후 Hole의 수직도와 Top-to-Bottom CD Variation을 정밀하게 관리하는 것이 수율 확보의 핵심 요소가 되고 있다.